미크론 및 케이던스 업데이트 ddr5 상태, ddr4보다 36 % 높은 성능

Cadence 와 Micron 은 연초에 차세대 DDR5 메모리를 공개적으로 시연했습니다. 이달 초 TSMC 행사에서 두 회사는 새로운 메모리 기술 개발에 대한 업데이트를 제공했습니다.

Micron과 Cadence, DDR5 메모리의 발전에 대해 논의

DDR5 SDRAM의 주요 특징은 고성능 및 저전력 소비뿐만 아니라 칩의 용량입니다. DDR5는 1.1V의 공급 전압 강하와 3 %의 허용 가능한 지터 범위로 I / O 속도를 4, 266에서 6, 400MT / s 로 증가시킬 것으로 예상된다. 또한 모듈 당 (또는 ECC없이) 두 개의 독립적 인 32/40 비트 채널을 사용할 것으로 예상됩니다. 또한 DDR5는 명령 버스 효율성이 향상되고 업그레이드 방식이 개선 되며 추가 성능을 위해 더 큰 뱅크 풀이 제공됩니다. Cadence는 DDR5의 향상된 기능이 3200 MT / s에서도 DDR4에 비해 36 % 더 높은 실제 대역폭을 허용하며, 4800 MT / s가되면 실제 대역폭은 87 % 더 높아질 것이라고 말합니다. DDR4-3200과 비교됩니다. DDR5의 가장 중요한 특성 중 하나는 16Gb를 초과하는 모 놀리 식 칩의 밀도입니다.

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주요 DRAM 제조업체는 이미 16Gb 용량의 모 놀리 식 DDR4 칩을 보유하고 있지만 물리 법칙으로 인해 이러한 장치는 극단적 인 클럭을 제공 할 수 없습니다. 따라서 Micron과 같은 회사는 DDR5 시대에 높은 DRAM 밀도와 성능을 결합하기 위해 많은 노력을 기울이고 있습니다. 특히 Micron은 DRAM에 사용 된 생산 기술이 10-12nm에 도달하면 가변 체류 시간 및 기타 원자 수준 발생과 관련이 있습니다. 간단히 말해서 DDR5 표준은 밀도와 웨딩 성능을 수용하지만 DRAM 제조업체는 여전히 많은 마법을 가지고 있습니다.

Micron은 2019 년 말까지 '18nm 이하'제조 공정을 사용하여 16Gb 칩 생산을 시작할 것으로 예상 하지만, 반드시이 메모리가있는 실제 응용 프로그램이 내년 말까지 제공 될 수 있음을 의미하지는 않습니다. Cadence는 이미 TSMC의 N7 (7nm DUV) 및 N7 + (7nm DUV + EUV) 프로세스 기술을 사용하여 DDR5 IP (Controller + PHY)를 구현했습니다.

DDR5의 주요 이점을 감안할 때 Cadence는 서버가 새로운 유형의 DRAM을 사용하는 최초의 애플리케이션이 될 것이라고 예측합니다. Cadence는 N7 + 프로세스를 사용하는 고객의 SoC가이를 지원할 것이라고 믿고 있으며 이는 본질적으로 2020 년에 칩이 시장에 출시 될 것임을 의미합니다.

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